書籍
書籍検索
新刊 送料無料

設計技術シリーズ

実践的CMOSアナログ/RF回路の設計法

著者: 三木 拓司氏(神戸大学)、道正 志郎氏(東京工業大学)
価格: 4,200円(本体)+税
判型: A5
ページ数: 244 ページ
ISBN: 978-4-904774-94-6
発売日: 2020/11/28

【著者紹介】

【目次】

第1章 序論

  1. 1.1 はじめに
  2. 1.2 CMOSアナログ/RF集積回路を構成する要素回路
  3. 1.3 無線通信方式の変遷

第2章 アナログ回路とは

  1. 2.1 アナログ回路と線形回路
  2. 2.2 アナログ回路の固有振動と実時間応答
  3. 2.3 アナログ回路に発生するノイズ
    1. 2.3.1 最大有能電力と有能電力雑音
    2. 2.3.2 雑音指数(ノイズファクタ)
  4. 2.4 アナログ回路のシミュレーション手法
    1. 2.4.1 DC解析
    2. 2.4.2 AC解析
    3. 2.4.3 Noise解析
    4. 2.4.4 Transient(過渡)解析
    5. 2.4.5 PSS, Pnoise, PAC解析

第3章 高周波(RF)回路とは

  1. 3.1 高周波回路とアナログ回路との違い
  2. 3.2 Sパラメータと反射係数
  3. 3.3 反射係数とスミスチャート
  4. 3.4 インピーダンスチャートとアドミタンスチャート
  5. 3.5 インピーダンスマッチング
  6. 3.6 2ポート回路の安定性
  7. 3.7 2ポート回路の利得

第4章 アナログフィルタ回路の設計法

  1. 4.1 アナログフィルタ回路の伝達関数
  2. 4.2 アナログフィルタ回路の実現手法
    1. 4.2.1 2次・1次フィルタの従属接続による設計法
    2. 4.2.2 梯子型フィルタによる設計法
    3. 4.2.3 フィルタ設計手法の長所と短所
  3. 4.3 スイッチトキャパシタ回路によるフィルタ実現手法

第5章 低雑音増幅回路の設計法

  1. 5.1 2ポート回路での雑音指数の表現
  2. 5.2 LNAの種類と雑音指数
  3. 5.3 LNAの設計手順

第6章 ミキサ回路の設計法

  1. 6.1 ミキサ回路の構成
  2. 6.2 ミキサ回路のノイズ源

第7章 基準回路の設計法

  1. 7.1 基準電圧回路
  2. 7.2 基準電流回路
  3. 7.3 基準電圧回路の双安定問題の解決法
  4. 7.4 PTAT電流源回路
  5. 7.5 水晶発振器とその周波数安定原理
  6. 7.6 水晶発振器の発振条件の導出

第8章 位相同期回路の設計法

  1. 8.1 PLLブロックとその構成
    1. 8.1.1 位相周波数比較器
    2. 8.1.2 チャージポンプ回路
    3. 8.1.3 ループフィルタ
    4. 8.1.4 VCO
    5. 8.1.5 分周器
  2. 8.2 PLLの伝達関数
    1. 8.2.1 入力位相変化対出力位相特性の計算
    2. 8.2.2 入力位相変化対位相誤差特性の計算
    3. 8.2.3 入力周波数変化対位相誤差特性の計算
  3. 8.3 PLLの伝達関数最適化
    1. 8.3.1 2次ループフィルタの最適化
    2. 8.3.2 3次ループフィルタの最適化
    3. 8.3.3 ループバンド幅の最適化
  4. 8.4 PLLのジッタ特性

第9章 AD変換器の概要

  1. 9.1 AD変換器の性能
  2. 9.2 AD変換器の種類
  3. 9.3 AD変換器のノイズ
    1. 9.3.1 量子化ノイズ
    2. 9.3.2 熱雑音
    3. 9.3.3 サンプリングジッタの影響
    4. 9.3.4 オーバーサンプリングによるSN改善

第10章 逐次比較型AD変換器の設計法

  1. 10.1 逐次比較型AD変換器の概要
  2. 10.2 容量DACの設計法
  3. 10.3 サンプリングスイッチの設計法
  4. 10.4 比較器の設計法
    1. 10.4.1 比較器の最適化設計
    2. 10.4.2 比較器のノイズシミュレーション
  5. 10.5 逐次比較ロジック回路の設計法
  6. 10.6 補正手法
    1. 10.6.1 連結容量の補正手法
    2. 10.6.2 冗長容量を用いたリカバリー手法
  7. 10.7 逐次比較型AD変換器のシミュレーション
  8. 10.8 逐次比較型AD変換器の発展型

第11章 ΔΣAD変換器の設計法

  1. 11.1 ΔΣ変調の原理
    1. 11.1.1 量子化ノイズの分布
    2. 11.1.2 非理想要因
  2. 11.2 ΔΣ変調の構成
    1. 11.2.1 離散型SCFの動作
    2. 11.2.2 多重FB型構成
    3. 11.2.3 多重FF型構成
    4. 11.2.4 低歪FF型構成
    5. 11.2.5 MASH型構成
  3. 11.3 離散型と連続時間型
    1. 11.3.1 ΔΣ変調器の安定性
    2. 11.3.2 伝達関数設計
    3. 11.3.3 連続時間型ΔΣ変調器

参考文献

【参考文献】

  • B. Razavi, "Design of Analog CMOS Integrated Circuits," McGraw-Hill Companies, 2003.
  • T. H. Lee, "The Design of CMOS Radio-Frequency Integrated Circuits," Cambridge University Press, 2003.
  • B. Razavi, "RF Microelectronics," Pearson Education, 2011.
  • 石川 亮, "基礎から学ぶマイクロ波電力増幅器設計," MWE 2016 FR1B-1.
  • 川上 謹之介、秋間 浩, "無線受信機および受信系の雑音指数," 情報通信研究機構研究報告, 1955 年 1 巻 5 号 p. 384-391.
  • 関 英男, "雑音の成因とその取り扱い," 電氣學會雜誌, 1955 年 75 巻 806 号 p. 1408-1416.
  • 本城 和彦, "電力増幅器設計の基礎," 2004 Microwave Workshops and Exhibition.
  • トランジスタ技術Special No.47 特集 高周波システム&回路設計.
  • 末松 憲治,原田 博司, "マルチバンド・マルチモード送受信機用 Si-RFIC 技術," 電子情報通信学会論文誌 2008/11 Vol. J91-B No. 11, pp.1339-1350.
  • 田中 聡, "半導体集積化受信機の基礎," MWE 2007.
  • 市川 古都美,市川 裕一, "高周波回路設計のためのSパラメータ詳解," CQ出版社.
  • 大井 克己, "スミス・チャート実践活用ガイド," CQ出版社.
  • 道正 志郎, "システムLSIにおける位相同期回路の高性能化に関する研究," 学位論文甲第6253号, 東京工業大学,2005.
  • D. H. Wolaver, Phase-Locked Loop Circuit Design, Prentice Hall, ISBN 0-13-662743-9, 1991.
  • C. A. Sharpe, "A 3-state phase detector can improve your next PLL design," EDN Magazine, pp. 224 - 228, Sept. 1976.
  • F. M. GARDNER, "Charge-Pump Phase-Lock Loops," IEEE Trans. Comm., vol. COM-28, pp. 1849 - 1858, Nov. 1980.
  • 小沢 利行, PLL周波数シンセサイザ・回路設計法, 総合電子出版社, pp. 135 - 136, 1994.
  • H. R. Rategh, and T. H. Lee, Multi-GHz Frequency Synthesis & Division, Kluwer Academic Publishers, pp. 23 - 37, 2001.
  • 稲葉 保, 定本 発振回路の設計と応用, CQ出版社, ISBN4-7898-3046-2, 1993.
  • I. A. Young, J. K. Greason, and K. L. Wong, "A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors," IEEE J. Solid-State Circuits, vol. SC-27, pp. 1599 - 1607, Nov. 1992.
  • H. Cong, J. M. Andrews, D. M. Boulin, S. Fang, S. J. Hillenius, and J. A. Michejda, "Multigigahertz CMOS dual-modulus prescaler IC," IEEE J. Solid-State Circuits, vol. 23, pp. 1189 - 1194, Oct. 1988.
  • T. A. D. Riley, M. A. Copeland, and T. A. Kwasniewski, "Delta-sigma modulation in fractional- N frequency synthesis," IEEE J. Solid-State Circuits, vol. 28, pp. 553 - 559, May 1993.
  • J. B. Encinas, Phase Locked Loops (Microwave Technology, No 6), Chapman & Hall, ISBN: 0412482606.
  • 後藤 健二, "発振器のジッタと位相ノイズに関する考察," 第十回精密周波数発生回路の安定化技術調査専門委員会資料, pp. 1 - 5, 2000.
  • D. O. North, "An analysis of the factors which determine signal noise discrimination in pulsed carrier systems," Proc. IEEE, vol.51, no.7, pp.1016-1017, Jul. 1963.
  • R. H. Walden, "Analog-to-Digital Converter Survey and Analysis," IEEE J. Selected Areas in Communications, vol. 17, no. 4, Apr. 1999.
  • R. Schreier, et al., "A 375-mW Quadrature Bandpass ΔΣ ADC With 8.5-MHz BW and 90-dB DR at 44 MHz," IEEE J. Solid-State Circuits, vol. 41, no. 12, Dec. 2006.
  • 三木 拓司, "センサーシステムを指向したAD変換器の性能向上に関する研究," 学位論文甲第6937号, 神戸大学, 2017.
  • B. Murmann, "ADC Performance Survey 1997-2020," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html
  • J. McCreary, and P. R. Gray, "All-MOS charge redistribution analog-to-digital conversion techniques - Part I," IEEE J. Solid-State Circuits, vol. SC-10, no. 6, pp. 371-379, Dec. 1975.
  • M. van Elzakker, E. van Tuijl, P. Geraedts, D. Schinkel, E. A. M. Klumperink, and B. Nauta, "A 10-bit Charge Redistribution ADC Consuming 1.9μW at 1 MS/s," IEEE J. Solid State Circuits, vol. 45, no. 5, pp.1007-1015, May. 2010.
  • P. Nuzzo, F. D. Bernardinis, P. Terreni, G. Van der Plas, "Noise Analysis of Regenerative Comparators for Reconfigurable ADC Architectures," IEEE Transacions on Circuits and Systems-I, vol. 55, no. 6, pp. 1441-1454, Jul. 2008.
  • T. Miki, T. Morie, K. Matsukawa, Y. Bando, T. Okumoto, K. Obata, S. Sakiyama, S. Dosho, "A 4.2 mW 50 MS/s 13-bit CMOS SAR ADC with SNR and SFDR Enhancement Techniques," IEEE J. Solid-State Circuits, vol. 30, no. 6, pp. 1372-1381, Jun. 2015.
  • B. P. Ginsburg and A. P. Chandrakasan, "500-MS/s 5-bit ADC in 65-nm CMOS with split capacitor array DAC," IEEE J. Solid-State Circuits, vol. 42, no. 4, pp. 739-747, Apr. 2007.
  • A. M. Abo and P. R. Gray, "A 1.5V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter," IEEE J. Solid-State Circuits, vol. 34, no. 5, May 1999.
  • C.-C. Liu et al., "A 10b 100MS/s 1.13mW SAR ADC with binary-scaled error compensation," in IEEE International Solid-State Circuits Conference (ISSCC) Dig. Tech. Papers, Feb. 2010, pp. 386-387.
  • R. Schreier, G. C. Temes, "Understanding Delta-Sigma Data Converters," IEEE PRESS, 2005.
  • W. C. Black and D. A. Hodges, "Time-interleaved converter arrays," IEEE J. Solid-State Circuits, vol. 15, no. 12, pp. 1022-1029, Dec. 1980.
  • T. Miki, T. Ozeki, J. Naka, "A 2-GS/s 8-bit Time-Interleaved SAR ADC for Millimeter-Wave Pulsed Radar Baseband SoC," IEEE J. Solid-State Circuits, vol. 52, no. 10, pp. 2712-2720, Oct. 2017.
  • J. Fredenburg, M. Flynn, "A 90-MS/s 11-MHz-Bandwidth 62-dB SNDR Noise-Shaping SAR ADC," IEEE J. Solid-State Circuits, vol. 47, no. 12, pp. 2898-2904, Dec. 2012.
  • K. Matsukawa, K. Obata, Y. Mitani, S. Dosho, "A 10 MHz BW 50 fJ/conv. continuous time ΔΣ modulator with high-order single opamp integrator using optimization-based design method," in IEEE Symposium on VLSI Circuits, pp. 160-161, Jun. 2012.

【口コミ】

  • ※口コミはありません。
ページトップへ戻る